要旨 |
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近年,ハードウェアの高性能,小型化のために半導体回路の微細化が進んでいる.しかし,これに伴って回路の配線抵抗増大による信号遅延や不良発生が深刻になっている.これを防ぐには配置配線設計の見積もりが重要になるが,微細化による回路規模の増大により,配置処理に時間がかかるため見積もりは困難である.
そこで本論文では,レイアウト設計における配置処理を高速に行う手法を提案する.ネットリストの接続関係から各素子を周辺と内部に分類して残りをレイアウト中央に配置して再構成するという高速配置手法を考案した.また,単純な回路による実験により,厳密解との差異が平均で6%程度の結果をほぼO(N)で得られた.
(2008年3月14日 受付)
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