| 要旨 |
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LSI製造技術の向上により電子回路の微細化が進み，配線長に起因する信号遅延が増大している．配線経路において折れ曲がりがあると，高抵抗なヴィアが挿入されるため，より高速な信号伝播のためには短距離で折れ曲がりの少ない配線が求められる．
そこで著者は，配線領域にラベル付けをおこない最短となる擬似スタイナー点と経路選択および経路探索のラベル多重化による折れ曲がりの少ない配線手法を提案する．
本手法の特徴は，多端子の擬似スタイナー点と部分経路におけるＬ型経路について最適に選択する点である．実験の結果，より配線長の短い多端子配線が確認できたので報告する．
(2008年3月14日 受付)
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