Memoirs of the Faculty of Science
Kochi University (Information Science)
Vol. 26 (2005), No. 1

32ビット浮動小数点プロセッサの機能検証と改善
(加減算器・メモリ回路)

中薗佳寿1,増田智一1,國信茂郎2

1. 高知大学理学部数理情報科学科
2. 高知大学理学部

要旨
近年の集積回路の高集積度によるVLSI(大規模集積回路)の出現により, HDL(ハードウェア記述言語)を用いた機能設計からトップダウン設計が 重要になってきている.

本研究では,浮動小数点プロセッサ (Floating Point Unit) の加減算器の 機能検証を行い,加減算器が完全でないところを修正し,新しい加減算器を 設計しなおした.また,メモリ回路の基本動作について記述した.

(2005年2月26日 受付)

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